台积电A16新技术杀进“埃米时代”

　台积电日前首次公开公开最新技术A16先进制程节点，正式宣告半导体进入“埃米时代”，为人工智能、高性能计算带来颠覆性改变，连带供应链展望乐观。

　　台积电日前举行北美技术论坛，首次公开公开最新技术A16先进制程节点，从二纳米制程，来到十六埃米，正式宣告半导体进入“埃米时代”，同时也提出系统级晶圆（TSMC-SoW）概念，于晶圆上放置更多芯片管，每瓦性能将达数量级提升。另外，系统级晶圆、硅光子整合，将为人工智能、高性能计算领域带来颠覆性改变。

　　台积电公开最新技术A16

　　A16技术将结合领先的纳米片芯片管及创新的背面电轨解决方案，是指将供电网络移到晶圆背面而在晶圆正面推出更多信号网络的布局空间，借此来大幅提升逻辑密度及性能，使A16适用于具有复噪声号布线及密集供电网络的ＨＰＣ产品，预计二○二六年量产。而相较于N2P制程，A16有速度更快、功耗降低、芯片密度大幅提升等特点，其中，A16在相同Vdd（工作电压）下，速度增快八到十％；在相同速度下，功耗降低十五到二○％，芯片密度提升高达一．一倍，以支持数据中心产品。

　　另外，在市场引颈期盼的共同封装光学元件部分，台积电表示，公司正在研发紧凑型通用光子引擎技术，以支持ＡＩ热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。而支持小型插拔式连接器的光子引擎预计将在二○二五年完成验证，并于二○二六年整合CoWoS封装成为ＣＰＯ，将光连结直接导入封装中。

　　而台积电N2技术预期将搭配NanoFlex技术，NanoFlex为芯片设计人员提供灵活的N2标准元件，为芯片设计的基本构建模组，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计区块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。

　　另，台积电也宣布推出先进的N4C技术以因应更广泛的应用，N4C延续N4P技术，晶粒成本降低高达八．五％且采用门槛低，预计于二五年量产。N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到下一个先进技术。